Uanset om det drejer sig om næste generation af 5G-A trådløse- eller 1.6Tbps fortrådede applikationer, så er clock-kravene udfordrede. En FemtoClock-løsning fra Renesas sikrer den ultralave jitter, som er nødvendig i begge tilfælde – og kort beskrevet i følgende artikel
Artiklen har været bragt i Aktuel Elektronik nr. 4 – 2025 og kan læses herunder uden illustrationer
(læs originaludgaven her)
Af Steve Lou, principal product marketing specialist, Renesas
Der eksisterer to overordnede applikationer for FemtoClock 3 Wireless (3W): Den ene er den fortrådede løsning til 224G PAM SerDes reference-clocks, og den anden er den trådløse til ”5G Advanced” radioenheder eller mikroceller.
Som følge af den seneste tids GPU-farm/AI-node ramp-up skifter alle netværkshastigheder fra 112G PAM4 til 224G PAM4 SerDes (fra 800G til 1.6T) for at kunne følge med de generelle AI-behov. Multiple Ethernet switch-udbydere – Broadcom, Nvidia, Marvell og Cisco – vil sende Ethernet switch chipsæt-løsninger på markedet inden for kort tid, og en clock med ultralav jitter er en betingelse for, at forbindelserne vil kunne fungere. FemtoClock 3W (RC38312A) er specifikt rettet mod disse applikationer.
RC38312A indeholder en imponerende mængde af funktioner designet til netop højtydende applikationer. I kernen er der en synthesizer med ultralav fasestøj og en jitter under 25fs (RMS) ledsaget af et 4MHz højpasfilter. Komponenten er udstyret med tre DPLLs og tre FODs til support af fire distinkte frekvensdomæner, hvilket sikrer en alsidig drift på tværs af en række forskellige systemer.
En enestående funktion er supporten af JESD204B/C-standarderne, hvad der gør RC38312A velegnet til en række high-speed applikationer. Kredsen har desuden 12 clock-outputs, hver især udstyret med uafhængige integer-delere. Otte af disse outputs kan konfigureres som LVDS, HCSL (AC-LVPECL) eller CML, mens de resterende fire supporterer LVDS, HCSL (AC-LVPECL) eller LVCMOS-konfigurationer.
RC38312A supporter brede output-frekvensområder:
• CML-frekvenser fra DC til 2.5GHz.
• LVDS- eller HCSL-frekvenser fra DC til 1GHz.
• LVCMOS-frekvenser fra DC til 250MHz.
Desuden har kredsen fire forskellige differentielle- eller otte single-endede clock-inputs, hvilket bidrager endnu mere til kredsens alsidighed. Med forsyning fra en enkelt 1,8V-spænding er RC38312A også energieffektiv og trækker mindre end 1,5W, så RC38312A er et ideelt valg til energibevidste designs.
Clock-krav for 224G PAM4 SerDes med support af både trådløs og fortrådet timing
Clock-kravene til 224G PAM4 SerDes er meget strenge, men FemtoClock 3W kan opfylde dem. Jitter-kravene til 224G PAM4 er mindre end 25fs (12kHz til 20MHz) med 4MHz HPF, og FemtoClock 3W opfylder igen kravene inden for den givne margin.
RF-frekvenssynthesizere er vitale komponenter inden for avancerede moderne softwaredefinerede radiokommunikationssystemer. Den spektrale renhed i disse synthesizere er kritisk, da de direkte påvirker den maksimalt mulige datarate og støj-/effektkarakteristikken. I RF-applikationer skal synthesizerne kunne levere høje frekvenser med et bredt tuningsområde og en præcis frekvensopløsning. Til trods for at man skal opnå disse krævende standarder for ydelsen på et yderst begrænset energibudget og med meget kompakte chips, så kræves der yderligere minimale spurious-toner og en meget lav fasestøj.
I konkrete 1024-QAM-applikationer kan man tydeligt se jitterens betydning for diagrammet. Protokollen hjælper dog alligevel til at reducere fejlen. I kommercielle SDR-kommunikationssystemer er den bedste clock jitter-ydelse en nøglestrategi, hvis man skal vinde kontrakter med top tier-kunderne. Minimal jitter er afgørende for transmissionsrækkevidden og dataraterne.
Avanceret arkitektur og ultralav fasestøj
I 4G-radiodesigns brugte PLL-systemet eksterne VCXO’er for at give den lave jitter clock-løsning, og JESD204B/C var designet til/af PLL og FPGA. Kompleksitet og pris har været faktorer, som har trigget ny innovation, og synkroniseringen har krævet en anden DPLL. Derfor kom tidligere timing-systemer med Synch DPLL, FPGA og en dual loop jitter-attenuator med ekstern VCXO – altså i alt fire komponenter.
I moderne radiodesigns giver FemtoClock 3W betydelige forbedringer og inkluderer desuden en single-chip løsning til support af PLL’er med lav fasestøj, 3 DPLL’er, 3 FODs, en kombobus, en SysREF/JESD204B/C engine samt et TimeSync Modul for Sync-applikationen.
Som nævnt er fasestøjen en kritisk faktor i mmWave radioapplikationer. FemtoClock 3W er designet med afsæt i en BGA-kapsling (for minimal crosstalk), PLL’er med lavfasestøj (Kronos PLL), CML-output på 2,5GHz (højfrekvens output-kanal), fasejustering og kompensationskredsløb.
Rel-19’s content blev defineret i december 2023’s TSG’er (#102) og er kritisk for kunder, der definerer ”5G-Advanced”. (Kilde: http://www.3gpp.org/specifications-technologies/releases/release-19).
FemtoClock 3W er Renesas’ nyeste PLL-teknologi med support af både trådløse og fortrådede applikationer. Med sin enkle 1,8V-forsyning giver kredsen det laveste forbrug samt et clock-output med en ultralav fase-jitter. Det er dermed den bedste løsning til både trådløse radioenheder og 224G PAM4 SerDes reference-clocks til 1.6T Ethernet-switche. Renesas leverer også evaluerings-kits, så man med det samme kan begynde arbejdet med sin FemtoClock 3W.
Billedtekster:
1: FemtoClock 3W (RC38312A) blokdiagram.
2: Diagram viser 20fs ultralav jitter.
3: Plot af fasestøj ved 122,88MHz.
4: 3GPP Timeline.
